當(dāng)前，3D封裝技術(shù)正席卷半導(dǎo)體行業(yè)，引起整個(gè)行業(yè)的廣泛關(guān)注。如今摩爾定律趨緩，而3D封裝技術(shù)將會(huì)取而代之成為新的發(fā)展方向。因此各家公司一直在大力投資3D封裝技術(shù)，以便占據(jù)良好的競(jìng)爭(zhēng)優(yōu)勢(shì)。

圖1展示了3D封裝技術(shù)的潛在應(yīng)用和大批量制造(HVM)。基本上它可以分為4類：存儲(chǔ)芯片堆疊，寬 I / O儲(chǔ)存芯片(或邏輯芯片堆疊)，寬I / O DRAM和寬 I / O接口(或2.5D集成電路)。

圖1：Potential application and high-volume manufacturing of 3D IC integration

• 存儲(chǔ)芯片堆疊

圖1最左端圖示是Samsung公司在2006年發(fā)布的最簡(jiǎn)單的存儲(chǔ)芯片堆疊示意圖。這些芯片可能是DRAM(動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器)或I/O數(shù)量少于100的NAND閃存(確切地說(shuō)是78個(gè))。很重要的一點(diǎn)是，這種存儲(chǔ)芯片附在有機(jī)基板上，即使采用八個(gè)芯片堆疊，它們的總厚度(560μm)仍小于普通芯片的厚度。遺憾的是，由于成本問題和引線鍵合技術(shù)的競(jìng)爭(zhēng)，使用TSV(Through Silicon Via，硅通孔技術(shù))的存儲(chǔ)器芯片堆疊目前尚未針對(duì)消費(fèi)產(chǎn)品進(jìn)行批量生產(chǎn)。目前，Samsung正在開發(fā)的下一代服務(wù)器產(chǎn)品，很可能考慮采用DDR4(雙信道四次同步動(dòng)態(tài)隨機(jī)存取內(nèi)存)SDRAM(同步動(dòng)態(tài)存儲(chǔ)器)。

• 寬I / O存儲(chǔ)或邏輯堆疊

圖1左側(cè)第二個(gè)圖示顯示了一個(gè)寬I / O存儲(chǔ)器，它由低功耗和寬帶存儲(chǔ)器組成，通常具有數(shù)千個(gè)接口引腳。該I / O存儲(chǔ)器被稱為有源轉(zhuǎn)接板，能夠被具有TSV結(jié)構(gòu)的CPU /logic或SoC支持，連接在有機(jī)基板上。由于智能手機(jī)等移動(dòng)產(chǎn)品的需求，諸如Samsung公司等已經(jīng)制造發(fā)布該樣品。不幸的是，設(shè)計(jì)公司的基礎(chǔ)設(shè)施(包括制定行業(yè)標(biāo)準(zhǔn)，商業(yè)模式和提出有競(jìng)爭(zhēng)力的價(jià)格)都需要時(shí)間準(zhǔn)備，還未完善。邏輯堆疊便屬于這一類。

• 寬I / O DRAM(HMC)

圖1右側(cè)的第三列圖示顯示了一個(gè)寬I / O DRAM。Samsung已經(jīng)至少三年發(fā)表了有關(guān)此主題的論文，最后一次，在2011舊金山召開的IEEEISSCC會(huì)議上，Samsung展示了一個(gè)帶有TSV結(jié)構(gòu)的主控制器邏輯芯片(或SoC)上有兩個(gè)DRAM的樣品，該芯片被稱為有源轉(zhuǎn)接板。對(duì)于這種DRAM，硅通孔和接口引腳的數(shù)量略多于1000個(gè)。JEDEC標(biāo)準(zhǔn)將此結(jié)構(gòu)定義為在四個(gè)通道中具有1200個(gè)I/ O引腳(http://www.jedec.org/)。該寬I / O DRAM模塊附在有機(jī)基板上。近日，由Micron，Samsung，Altera，ARM，Hewlett-Packard，IBM，Microsoft，Open-Silicon，SKHynix和Xilinx等公司組成的HybridMemory Cube(HMC)聯(lián)盟宣布，將在今年年底前向公眾發(fā)布一個(gè)行業(yè)規(guī)范。該規(guī)范主要針對(duì)高性能網(wǎng)絡(luò)、工業(yè)、測(cè)試和測(cè)量應(yīng)用。IBM還建議將此用于高端服務(wù)器。

• 無(wú)源轉(zhuǎn)接板的寬I / O接口(2.5DIC封裝)

圖1最右側(cè)圖示顯示了用于路由/通信/下一代服務(wù)器/高性能應(yīng)用的寬I / O接口。摩爾定律芯片如memory/ ASIC / CPU / ...... 的I/ O數(shù)量在幾百到幾千之間，他們由一片具有TSV和再分配層(RDL)的硅片相連。圖1最右側(cè)示例從Xilinx[3-6]的論文中截取，其中FPGA(現(xiàn)場(chǎng)可編程邏輯門陣列)由TSMC的28nm工藝技術(shù)制造，轉(zhuǎn)接板為65nm工藝制程。頂部有四個(gè)RDL，可讓這四個(gè)FPGA在很短的距離內(nèi)相互通信。

下面將對(duì)這四組潛在應(yīng)用的技術(shù)流程和3D IC集成技術(shù)的HVM進(jìn)行討論。HMC中存儲(chǔ)芯片堆疊和DRAM的厚度≤50μm。此外，有源和無(wú)源轉(zhuǎn)接板厚度≤200μm。本文僅僅考慮芯片-晶圓(C2W)鍵合(不探討材料和設(shè)備等)。盡管EDA(electronicdesign automation，電子設(shè)計(jì)自動(dòng)化)非常重要，本文也不對(duì)其進(jìn)行討論。同樣，像Samsung和TSMC這樣想要成為技術(shù)的縱向一體化公司(即做到這一切)，也不在本文討論范圍。

TSV時(shí)代之前的技術(shù)流程

在TSV時(shí)代之前的技術(shù)流程已經(jīng)被很好地定義和理解。TSV時(shí)代之前技術(shù)流程描述如下：

FEOL(前段)。這是IC制造的第一部分，其中對(duì)各個(gè)器件(例如晶體管或電阻器)進(jìn)行了圖形化。該過程是從裸晶片到(但不包括)金屬層的沉積。FEOL通常在fab中進(jìn)行。

BEOL(后段)。這是有源器件在晶片上布線連接的制造過程。該過程從第一層金屬開始到具有鈍化的PAD。它還包括絕緣體和金屬接觸，稱為MOL(中段)。術(shù)語(yǔ)“MOL”很少使用，此工藝常包含在BEOL中。同樣，BEOL通常在fab中完成。

OSAT(外包半導(dǎo)體組裝和測(cè)試)。當(dāng)鈍化后的晶片從fab接收后，將進(jìn)行電路測(cè)試/凸點(diǎn)/減薄/劃片/引線鍵合/倒裝芯片/注塑成型/植球/成品測(cè)試。

TSV時(shí)代的技術(shù)流程

TSV時(shí)代技術(shù)流程主要分三部分討論：

A)誰(shuí)制造TSV？

B)誰(shuí)負(fù)責(zé)MEOL？

C)誰(shuí)執(zhí)行關(guān)鍵步驟(包括FEOL，MOL，BEOL，TSV，MEOL，組裝和測(cè)試)以及誰(shuí)將負(fù)責(zé)完成圖1所示的四種3D封裝制程。

A) 誰(shuí)制造TSV

以下TSV制造工序?qū)?huì)對(duì)多種因素產(chǎn)生影響，因此必須予以區(qū)分。

Via-First工藝制備TSVs：TSVs在FEOL工藝之前制造，并且只能由fab完成。因?yàn)槠骷闹苽?例如晶體管)比TSV重要得多，因此很難在fab中完成TSV工藝。

Via-Middle工藝制備TSVs：TSVs在FEOL(例如晶體管)和MOL(例如金屬接觸)之后，在BEOL(例如金屬層)之前制備。在這種工藝下，由于TSV制造過程介于它們之間，因此BEOL工藝不再包含MOL(圖2和圖3)。由于工藝流程和設(shè)備的兼容性，通過Via-Middle工藝制備的TSV通常也由fab完成。

圖2:Critical steps and ownerships for (face-to-back) wide I/O memory using the TSVvia-middle fabrication process.

Via-Last工藝制造的TSVs(從晶圓正面)：在FEOL，MOL和BEOL工藝之后制造TSV。迄今為止，沒有一篇論文發(fā)表過相關(guān)報(bào)道。

Via-Last工藝制造TSVs(從晶圓背面)：在FEOL，MOL和BEOL工藝之后制造TSV。CMOS圖像傳感器就是一個(gè)例子。但嚴(yán)格來(lái)說(shuō)，CMOS圖像傳感器不是3D IC集成工藝的示例。對(duì)于CMOS器件，Leti等人發(fā)表的論文提供了唯一可信的證據(jù)。但是，由于工藝和技術(shù)問題，應(yīng)避免使用Via-Last工藝制造TSV(從晶圓背面)直到這些問題得到解決。

圖3:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-middle fabrication process.

基于上述討論，似乎對(duì)應(yīng)用于3D IC封裝技術(shù)有源器件晶片，使用via-middle工藝制造TSV更為理想。此外，由于fab已經(jīng)擁有相關(guān)設(shè)備，具備相關(guān)專業(yè)知識(shí)技能，TSV應(yīng)由fab廠制造，并且制造TSV的成本不到制造(≤32nm)器件晶片的成本的5%！

對(duì)于無(wú)源TSV轉(zhuǎn)接板又如何呢：當(dāng)業(yè)界定義用于3D IC封裝的TSV流程時(shí)，還沒有無(wú)源轉(zhuǎn)接板。此外，由于無(wú)源轉(zhuǎn)接板中沒有有源器件，因此它們不適用上述提到的的任意工藝！

誰(shuí)想要生產(chǎn)無(wú)源轉(zhuǎn)接板TSV：fab和OSAT都希望生產(chǎn)！它取決于版圖，設(shè)計(jì)和制造能力，尤其是RDL的線寬和間距。通常，OSAT可以實(shí)現(xiàn)幾微米的線寬和間距。否則，它就應(yīng)該由fab生產(chǎn)。

B)誰(shuí)負(fù)責(zé)MEOL工藝

對(duì)于HMC中DRAMs和存儲(chǔ).芯片堆疊的厚度，以及考慮到有源和無(wú)源轉(zhuǎn)接板的厚度，所有制造的TSV都是盲孔。盲孔TSV工藝之后是焊料凸點(diǎn)/臨時(shí)粘合/減薄/ TSV露點(diǎn)/薄晶圓支撐轉(zhuǎn)移/剝離/清潔，這些過程統(tǒng)稱為MEOL(生產(chǎn)線的中端)。對(duì)于這項(xiàng)工作，除了縱向一體化公司公司(例如，TSMC和Samsung集團(tuán))，最好由OSAT完成MEOL流程。

C)量產(chǎn)3D封裝的關(guān)鍵步驟分工

C.1)TSV Via-Middle工藝制造寬I / O存儲(chǔ)器(面對(duì)背)：圖2顯示了該工藝的關(guān)鍵步驟和制備工廠。在FEOL(用于對(duì)器件進(jìn)行圖案化)和MOL(用于形成金屬接觸)之后，通過五個(gè)關(guān)鍵步驟制造TSVs，即通孔制造。通孔是由深反應(yīng)等離子蝕刻形成的(DRIE)，電介質(zhì)是通過等離子體增強(qiáng)化學(xué)氣相沉積的(PECVD)，阻擋層和種子層通過物理氣相沉積(PVD)，使用電鍍銅填充和化學(xué)機(jī)械拋光(CMP)去除覆蓋的銅。這些步驟之后是金屬層的堆積，最后是鈍化/開口(BEOL)。所有這些步驟都應(yīng)在fab中完成。

MEOL首先通過凸點(diǎn)下金屬化(UBM)以及使用C4(普通晶圓凸點(diǎn))焊接到整個(gè)晶片上。然后用粘合劑將TSV晶片臨時(shí)粘合到載體晶片上。再將TSV晶片反向研磨至銅填充TSV頂部幾微米。接著進(jìn)行硅干法蝕刻，直到銅填充TSV頂部以下幾微米。之后，在整個(gè)晶片上進(jìn)行低溫隔離SiN / SiO2沉積。然后使用CMP去除SiN / SiO2和Cu以及Cu填充TSV(Cu顯露)的晶種層。最后，在銅填充TSV的頂部制備UBM。所有這些步驟應(yīng)由OSAT完成。

分別用微小的焊料凸點(diǎn)或帶有焊帽的Cu柱對(duì)存儲(chǔ)器晶片進(jìn)行微凸點(diǎn)處理。然后將晶片切成帶有微凸點(diǎn)/Cu柱的單個(gè)芯片。這些步驟也應(yīng)由OSAT完成。

接下來(lái)是芯片到晶圓(C2W)的鍵合，如微凸點(diǎn)存儲(chǔ)芯片(通過自然回流或熱壓縮)與TSV晶片鍵合。在C2W面對(duì)背鍵合之后，載體晶片從TSV晶片上剝離下來(lái)。隨后將TSV晶片切成單獨(dú)的TSV模塊。將該TSV模塊(自然)回流焊接到封裝基板上，進(jìn)行測(cè)試。所有這些C2W鍵合，切割，組裝和測(cè)試步驟均應(yīng)由OSAT完成。

C.2)TSV Via-Middle工藝制造寬I / O存儲(chǔ)器(面對(duì)面)：FEOL，MOL，TSV和BEOL過程與TSV via-middle(面對(duì)背)工藝流程完全相同。但是，接下來(lái)的工藝流程是不同的。TSV晶片不是在UBM后使用C4技術(shù)焊接到載體晶片上，而是臨時(shí)連接到載體#1。然后，對(duì)TSV晶片進(jìn)行背面研磨，并完成Cu顯露和UBM。這些步驟之后進(jìn)行C4工藝，并臨時(shí)粘合到第二個(gè)載體＃2。然后，將載體＃1從TSV晶片上剝離下來(lái)，并進(jìn)行C2W(面對(duì)面)鍵合。在C2W鍵合之后，將載體＃2從TSV晶片上剝離。隨后將TSV晶片切成單獨(dú)的TSV模塊。將該TSV模塊回流焊接到封裝基板上，然后進(jìn)行測(cè)試。關(guān)鍵步驟如圖3所示。

C.3)TSV Via-Last工藝(從背面)制造寬I / O存儲(chǔ)器(面對(duì)背)：圖4顯示了該工藝的關(guān)鍵步驟和制備工廠。在FEOL(對(duì)器件進(jìn)行圖案化)，MOL(形成金屬接觸)和BEOL(構(gòu)建金屬層以及鈍化/開口)之后進(jìn)行UBM制備和C4工藝。然后，將該結(jié)構(gòu)臨時(shí)和載體晶片鍵合。再進(jìn)行背面研磨，TSV制造和鈍化/開口以及UBM。

接下來(lái)是C2W面對(duì)背鍵合，將載體晶片從TSV晶片上剝離，然后將TSV晶片切成單獨(dú)的TSV模塊。再將該TSV模塊回流焊接到封裝基板上進(jìn)行測(cè)試。

圖4: Critical steps andownerships for (face-to-back) wide I/O memory using the TSV via-last from thebackside fabrication process.

C.4)TSV Via-Last工藝(從背面)制造寬I / O存儲(chǔ)器(面對(duì)面)：FEOL，MOL和BEOL工藝與和面對(duì)背TSV via-last(從背面)過程完全相同。但是，對(duì)于面對(duì)面情況而言，在UBM步驟之后，器件晶片臨時(shí)粘合到載體＃1如圖5所示。然后，對(duì)背面進(jìn)行背面研磨，TSV加工和鈍化/開口處理。在這些過程之后，制備UBM，進(jìn)行C4工藝，并臨時(shí)粘合至載體#2。然后完成與載體#1的剝離。

圖5:Critical steps and ownerships for (face-to-face) wide I/O memory using the TSVvia-last from the backside fabrication process.

完成上述過程后，接下來(lái)進(jìn)行C2W面對(duì)面粘合。在C2W鍵合之后，載體＃2晶片從TSV晶片上剝離并切割成單獨(dú)的TSV模塊。TSV模塊將焊接在封裝基板上，然后進(jìn)行測(cè)試。

從圖4和圖5可以看出，TSV既可以由fab制造也可以由OSAT制造。然而，由于工藝流程的關(guān)系，fab實(shí)現(xiàn)這一目標(biāo)的機(jī)會(huì)非常渺茫。(一旦晶片離開fab由OSAT接收處理，晶片幾乎不可能再回到fab進(jìn)行進(jìn)一步處理。)同樣，由于技術(shù)問題，例如擊中晶片中各種嵌入式對(duì)準(zhǔn)目標(biāo)， x，y和z方向(要使晶片頂側(cè)上的金屬層對(duì)齊以及從背面形成的TSV定位)，這對(duì)于OSAT來(lái)說(shuō)也是非常具有挑戰(zhàn)性的。因此，在解決這些問題之前，應(yīng)避免使用TSV via-last(從背面)制造工藝

C.5)TSV Via-Middle工藝制造寬I / O DRAM：在DRAM和SoC/logic晶片的FEOL，MOL，TSV和BEOL之后，SoC /logic晶圓將按照?qǐng)D2(C.1)所示的面對(duì)背，或圖3 (C.2)面對(duì)面工藝步驟進(jìn)行操作。對(duì)于DRAM，首先要進(jìn)行UBM，然后是整個(gè)晶圓的微凸點(diǎn)工藝。在這些過程之后，將臨時(shí)粘合到載體晶片，進(jìn)行背面研磨減薄，銅暴露和UBM。再依次進(jìn)行載體晶圓剝離和將TSV DRAM晶圓切成單個(gè)TSV DRAM芯片，如圖6所示。

圖6:Critical steps and ownerships for wide I/O DRAM using the TSV via-middlefabrication process.

下一個(gè)過程是C2W(DRAM芯片到SoC/Logic晶片)鍵合(例如，2堆疊，4堆疊，6堆疊或8堆疊)。在C2W鍵合之后，載體晶片從SoC /Logic晶圓剝離并切割成單獨(dú)的混合封裝體(DRAM堆疊+SoC /Logic)。這些步驟之后，將二次成型的混合存儲(chǔ)立方體組裝在封裝基板上，然后進(jìn)行測(cè)試。

C.6)TSV Via-Middle工藝制造寬儲(chǔ)存器芯片堆疊：存儲(chǔ)器芯片(DRAM或NAND閃存)堆疊的關(guān)鍵步驟和制備工廠與寬I / O DRAM情況完全相同，如圖6(C.5)所示。然而，不同于寬I / O DRAM情況下采用C2W鍵合，內(nèi)存芯片堆疊是通過首先堆疊各個(gè)TSV芯片然后將它們連接到封裝基板上并且采用灌膠成型來(lái)實(shí)現(xiàn)的。在這些步驟之后，將TSV存儲(chǔ)器芯片堆疊模塊連接到印刷電路板上，例如雙列直插式存儲(chǔ)器模塊(RDIMM)。

C.7)2.5D IC封裝技術(shù)制備TSV / RDL無(wú)源轉(zhuǎn)接板：圖7顯示了關(guān)鍵步驟和制備工廠。在一塊dummy硅(無(wú)有源器件)上沉積鈍化層之后，制作TSV，構(gòu)建RDL并進(jìn)行鈍化/開口。在UBM之后，將TSV晶片臨時(shí)粘合到載體＃1。然后進(jìn)行背面研磨，硅蝕刻，低溫鈍化和銅暴露。其后，完成UBM，C4工藝以及與載體＃2的臨時(shí)粘合。不帶TSV的器件晶圓分別用微焊料凸點(diǎn)或帶有焊帽的Cu柱對(duì)存儲(chǔ)器晶片進(jìn)行微凸點(diǎn)處理。再將器件晶片切成有微凸點(diǎn)/Cu柱的單個(gè)芯片。

圖7:Critical steps and ownerships for 2.5D IC integration with a TSV/RDL passiveinterposer.

接下來(lái)要完成的工作是剝離載體＃1，進(jìn)行C2W鍵合(器件芯片與TSV晶片的鍵合)。C2W鍵合之后，載體＃2被剝離并且TSV晶片被切割成單獨(dú)的TSV模塊。最后，TSV模塊可以組裝在封裝基板上進(jìn)行測(cè)試。圖7中可以看出TSV和RDL既可以由fab制造也可由OSAT制造。它取決于布局，設(shè)計(jì)和制造能力，尤其是RDL的線寬和間距。通常，OSAT可以完成幾微米的線寬和間距。否則，它應(yīng)該由fab完成。除了像TSMC這樣的縱向一體化公司希望完全在內(nèi)部進(jìn)行晶圓級(jí)封裝工藝(CoWoS)之外，大多數(shù)設(shè)計(jì)公司更偏向由fab(例如，UMC和GlobalFoundries)來(lái)制造盲孔TSV以及無(wú)源轉(zhuǎn)接板的RDL。然后，fab將未完成的“ TSV轉(zhuǎn)接板”移交給OSAT進(jìn)行MEOL(焊料凸點(diǎn)/臨時(shí)鍵合/薄晶圓支撐轉(zhuǎn)移/背面研磨/ TSV顯露/剝離/清潔)，組裝和測(cè)試。對(duì)于未完成的TSV器件晶片也是如此。